RTL设计工程师

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深圳本科若干人 2022-04-28发布查看公告详情

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职位详情

基本信息

职位名称：RTL设计工程师

职位类型：实验技术岗

工作地点：广东深圳

招聘人数：若干

报名方式：电子邮件

截止时间：详见正文

其他要求

学历要求：本科

岗位职责

1. 为实验室基于RISC-VCPU内核的机器学习ASIC芯片设计RTL
2. 微架构及实现，能够在功能、性能、功率和面积需求之间做出合理权衡
3. 参与设计和代码审查
4. 优化芯片的时钟及功耗
5. 为模拟仿真过程中的芯片功能和性能调试提供支持
6. 为RTL设计编写计时和功耗限制

任职要求

1. 本科以上学历，硕士、博士更优，电子、计算机、物理、数学等相关理工科专业；
2. 具备使用System Verilog进行RTL设计的经验；
3. 良好的Python/Perl/Tcl脚本编写能力；
4. 具备功耗优化相关知识-对RISC-V指令集、CPU体系架构、存储器分级体系有所了解将优先考虑；
5. 熟悉Pipeline设计原理；
6. 熟悉仿真技术为佳，如Zebu,FPGA；
7. 英文听说读写能力熟练，优秀的学习能力、责任心和团队协作能力；
8. 有跨地域、跨时区,跨语言协作经验的优先考虑。

其他说明

邮件以“投递的单位名称+姓名+岗位+高校人才网”命名，发送到qi.cherish@rioslab.org并抄送2850828667@qq.com)，本职位需按照官方要求进行投递，请参照公告报名方式进行简历投递。

竞争力分析

解锁详细分析

您与该职位匹配度: ***，已超过了 *** 的竞争者，建议************

较低

一般

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